طراحی مدولاتور دلتا سیگمای متعامد پیشخور زمان پیوسته با حذف جمع کننده به روشی جدید برای گیرنده‌های LOW-IF کم‌مصرف

نویسندگان

دانشکده مهندسی برق- دانشگاه صنعتی سهند

چکیده

در این مقاله یک مدولاتور دلتا سیگمای متعامد (QDSM) پیشخور[i](FF) زمان پیوسته (CT)مرتبه سه پایین‌گذر(LP) طراحی‌شده و بلوکه‌ای جمع‌کننده این ساختار با روش جدید سیستمی حذف شده‌اند. در این روش، تابع تبدیل مدولاتور بدون تغییر باقی می‌ماند. در نتیجه، با وجود این‌که محدودیت‌های ناشی از جمع‌کننده‌ها روی حلقه فیلتر رفع شده و مصرف توان و سطح تراشه کاهش یافته است، کارآیی مدولاتور کاهش پیدا نمی‌کند. مدولاتور طراحی‌شده برای استاندارد WCDMA با فرکانس مرکزی 1 مگاهرتز و پهنای باند 2 مگاهرتز در تکنولوژی 180nm CMOS در سطح مدار پیاده‌سازی شده‌است. نرخ سیگنال به نویز طیف خروجی این مدولاتور با کوانتایزر سه بیتی و به ازای نرخ فرانمونه‌برداری 32، برابر 75.9 دسی‌بل است. ضریب شایستگی (FOM) مدولاتور طراحی‌شده نسبت به نمونه‌های قبلی بیش از 10% بهبود یافته و به مقدار  pj/conv) 0.339) رسیده است.

کلیدواژه‌ها

عنوان مقاله [English]

Continuous Time Feedforward Quadrature Delta Sigma Modulator Design Omitting the Power Hungry adders for LOW-IF Receivers

نویسندگان [English]

  • A. Shamsi
  • E. Najafi Aghdam
Electrical Engineering Faculty, Sahand University of Technology, Tabriz, Iran
چکیده [English]

This article proposes a new method to design a third order low pass CTFFQDSM sharing the last integrators instead of adders. ‌The removal of adders is done using a new technique in such a way that neither any extra block is added nor any modulator loop function is ‌changed. Therefore, power consumption and chip area can be reduced. This 3-bit modulator centering at 1MHz with 2MHz band width is ‌designed for WCDMA standard and is implemented in 180nmCMOS. Signal-to-noise ratio of 75.9 dB for over sampling ratio of 32 is ‌obtained. Figure of Merit obtained from the proposed modulator is improved by more than 10% compared to the previous design ‌methods and reaches about 0.339 (pj / conv).‌

کلیدواژه‌ها [English]

  • Low power continuous time quadrature delta sigma modulator
  • adder removed
  • WCDMA standard
  • LOW-IF receivers

مراجع

[1] B. Li and K.-P. Pun, "A High Image-Rejection SC Quadrature Bandpass DSM for Low-IF Receivers," Circuits and Systems I: Regular Papers, IEEE Transactions on, vol. 61, pp. 92-105, 2014.
[2] S. Jantzi, K. Martin, M. Snelgrove, and A. Sedra, "A complex bandpass ΔΣ converter for digital radio," in Circuits and Systems, 1994. ISCAS'94., 1994 IEEE International Symposium on, 1994, pp. 453-456.
[3] روح الله نوروزی دهناشی و ابراهیم فرشیدی، « افزایش توان تفکیک ساختار MASH مرتبه دو مبتنی بر GRO و مدولاسیون عرض پالس در ورودی » مجله مهندسی برق دانشگاه تبریز، 1394 دوره 45، شماره 4، زمستان 1394، صفحه 211-221.
[4] T. Saalfeld, A. Atac, L. Liao, R. Wunderlich, and S. Heinen, "A 2.3 mW quadrature bandpass continuous-time DSM with reconfigurable quantizer," in Ph. D. Research in Microelectronics and Electronics (PRIME), 2016 12th Conference on, 2016, pp. 1-4.
[5] P. M. Aziz, H. V. Sorensen, and J. Van der Spiegel, "Performance of complex noise transfer functions in bandpass and multi band sigma delta systems," in Circuits and Systems, 1995. ISCAS'95., 1995 IEEE International Symposium on, 1995, pp. 641-644.
[6] J. Marttila, M. Allén, and M. Valkama, "Frequency-Agile Multiband Quadrature Sigma-Delta Modulator for Cognitive Radio: Analysis, Design and Digital Post-Processing," Selected Areasin Communications, IEEE Journal on, vol. 31, pp. 2222-2236, 2013.
[7] S.-C. Hwu and B. Razavi, "An RF Receiver for Intra-Band Carrier Aggregation," Solid-State Circuits, IEEE Journal of, vol. 50, pp. 946-961, 2015.
[8] C.-Y. Ho, W.-S. Chan, Y.-Y. Lin, andT.-H. Lin, "A quadrature bandpass continuous-time delta-sigma modulator for a tri-mode GSM-EDGE/UMTS/DVB-T receiver," Solid-State Circuits, IEEE Journal of, vol. 46, pp. 2571-2582, 2011.
[9] Y. Xu, Z. Zhang, B. Chi, N. Qi, H. Cai, and Z. Wang, "A 5-/20-MHz BW Reconfigurable Quadrature Bandpass CT ADC With AntiPole-Splitting Opamp and Digital/Calibration," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 24, pp. 243-255, 2016.
[10] E. Di Gioia, "An 11-bit, 12.5-MHz, Low-Power, Low-Voltage, Continuous-Time Sigma-Delta Modulator in 0.13 µm CMOS Technology," 2011.
[11] R. Schreier and G. C. Temes, Understanding delta-sigma data converters vol. 74: IEEE press Piscataway, NJ, 2005.
[12] M. Bolatkale, L. J. Breems, and K. A. Makinwa, High speed and wide bandwidth delta-sigma ADCs: Springer, 2014.
[13] F. Gerfers and M. Ortmanns, Continuous-time sigma-delta A/D conversion: fundamentals, performance limits and robust implementations vol. 21: Springer Science & Business Media, 2006.
[14] N. Yaghini and D. Johns, "A 43mW CT complex ΔΣ ADC with 23MHz of signal bandwidth and 68.8 dB SNDR," in Solid-State Circuits Conference, 2005. Digest of Technical Papers. ISSCC. 2005 IEEE International, 2005, pp. 502-613.
[15] M. Honarparvar and E. N. Aghdam, "Reconfigurable hybrid CT/DT delta-sigma modulator with op-amp sharing technique dedicated to multi mode receivers," Analog Integrated Circuits and Signal Processing, vol. 79, pp. 413-426, 2014.
[16] S.-B. Kim, S. Joeres, R. Wunderlich, and S. Heinen, "A2.7mW, 90.3 dB DR Continuous-Time Quadrature Bandpass Sigma-Delta Modulator for GSM/EDGE Low-IF Receiver in 0.25 m CMOS," Solid-State Circuits, IEEE Journal of, vol. 44, pp. 891-900, 2009.
[17] A. Atac, L. Liao, Y. Wang, M. Schleyer, Y. Zhang, R. Wunderlich, et al., "A 1.7 mW quadrature bandpass ΔΣ ADC with 1MHz BW and 60dB DR at 1MHz IF," in Circuits and Systems (ISCAS), 2013 IEEE International Symposium on, 2013, pp. 1039-1042.
[18] A. Atac, R. Wunderlich, and S. Heinen, "A variable bandwidth & IF, continuous time ΔΣ modulator for low power low-IF receivers," in New Circuits and Systems Conference (NEWCAS), 2011 IEEE 9th International, 2011, pp. 362-365.
[19] N. Jouida, C. Rebai, A. Ghazel, and D. Dallet, "VHDL-AMS modeling of non-idealites effects inContinuous-time quadrature bandpass ΔΣ modulator," in Signals, Circuits and Systems (SCS), 2009 3rd International Conference on, 2009, pp. 1-5.
[20] S. Pavan, "Excess loop delay compensation in continuous-time delta-sigma modulators," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 55, pp. 1119-1123, 2008.
[21] G. Mitteregger, C. Ebner, S. Mechnig, T. Blon, C. Holuigue, and E. Romani, "A 20-mW 640-MHz CMOS continuous-time ADC with 20-MHz signal bandwidth, 80-dB dynamic range and 12-bitENOB," IEEE journal of solid-state circuits, vol. 41, pp. 2641-2649, 2006.
[22] T. C. Carusone, D. Johns, and K. Martin, Analog Integrated Circuit Design: Wiley, 2011.
[23] B. Razavi, Design of Analog CMOS Integrated Circuits: McGraw-Hill Education, 2016.
[24] M. Hosseinnejad and H. Shamsi, "Design and Simulation of Pipelined ADCs based on Low-Voltage Comparators," 2016.
[25] مهدی حسین نژاد و حسین شمسی، « طراحی و شبیه‌سازی مبدل آنالوگ به دیجیتال لوله‌ای مبتنی بر مقایسه‌گر ولتاژ پایین » مجله مهندسی برق دانشگاه تبریز، دوره 46، شماره 1، بهار 1395، صفحه 87-98.
[26] F. Henkel, U. Langmann, A. Hanke, S. Heinen, and E. Wagner, "A 1-MHz-bandwidth second-order continuous-time quadrature bandpass sigma-delta modulator for low-IF radio receivers," Solid-State Circuits, IEEE Journalof, vol. 37, pp. 1628-1635, 2002.
[27] K.-W. Cheng, K. Natarajan, and D. J. Allstot, "A current reuse quadrature GPS receiver in 0.13 m CMOS," Solid-State Circuits, IEEE Journal of, vol. 45, pp. 510-523, 2010.
[28] K.-W. Cheng, K. Natarajan, and D. Allstot, "A 7.2 mW quadrature GPS receiver in 0.13µm CMOS," in Solid-State Circuits Conference-Digest of Technical Papers, 2009. ISSCC 2009. IEEE International, 2009, pp. 422-423,423 a
مجله مهندسی برق دانشگاه تبریز
دوره 49، شماره 1 - شماره پیاپی 87
اردیبهشت 1398
صفحه 295-305

فایل ها

هم رسانی

ارجاع به این مقاله

آمار