طراحی یک فلیپ‌فلاپ کم‌توان، پرسرعت و مصون از خطای نرم برای فن‌آوری‌های نانومتری

شناسنامه علمی شماره

نویسنده

دانشکده مهندسی برق - دانشگاه شهید بهشتی

چکیده

با کاهش ابعاد ترانزیستورهای CMOS که به‌منظور دست‌یابی به کارایی بیشتر است، آسیب‌پذیری مدارهای منطقی دیجیتال در مقابل با خطاهای نرم ناشی از برخورد ذرات پرانرژی در حال افزایش است. فلیپ‌فلاپ‌ها یکی از عناصر مهم مدارهای منطقی ترکیبی بوده که در مقابل تک‌رویداد واژگونی (SEU) و تک‌رویداد چندگره واژگونی (SEMU) بسیار آسیب‌پذیر هستند. در این مقاله، یک مدار فلیپ‌فلاپ جدید مصون در برابر SEU و همچنین مقاوم در برابر SEMU، طراحی و ارزیابی شده است. در مقایسه با کارهای مشابه قبلی، مدار پیشنهادی علاوه بر آن‌که دارای هزینه‌های طراحی کمی است، دارای مصونیت در مقابل SEU و همچنین مقاومت بالا در مقابله با SEMU نیز می‌باشد. این مهم به کمک تحلیل مداری و همچنین شبیه‌سازی‌های صورت‌گرفته تحقیق و نشان داده شده است. بر اساس نتایج حاصل از این شبیه‌سازی‌ها، مدار فلیپ‌فلاپ پیشنهادی در مقایسه با مدار فلیپ‌فلاپ مشهور و پرکاربرد MS-DICE، 20% توان مصرفی و 31% تأخیر کمتری را پیشنهاد می‌دهد. در ادامه این مقاله، عملکرد مدار فلیپ‌فلاپ پیشنهادی در مقابل تغییرات فرآیند، ولتاژ و دما (PVT) نیز مورد بررسی قرار گرفته و نشان داده شده که این مدار در مقابل تغییرات PVT نیز عملکرد قابل‌اطمینانی از خود نشان می‌دهد.

کلیدواژه‌ها


عنوان مقاله [English]

Design of a Low-Power, High-Performance, and Soft-Error Immune Flip-flop for Nanometer Technologies

نویسنده [English]

  • R. Rajaei
Faculty of Electrical Engineering, Shahid Beheshti University, Tehran, Iran
چکیده [English]

As CMOS transistors are scaling down to improve performance, vulnerability of digital logic circuits to soft errors caused by energetic particles are increasing. Flip-flops (FF) are of the main elements of sequential logic circuits that are very susceptive to single event upset (SEU) and single event multiple-node upset (SEMU). In this paper, a new FF circuit robust against transient faults of SEU and SEMU caused by high-energy particle strikes is designed and evaluated. In comparison with previous work, the proposed circuit offers a low design cost, while, it also has a high degree of robustness against SEU/SEMU. This achievement is discussed and also evaluated by the simulations carried-out. Simulation results reveal that, the proposed circuit offers 20% improvement in power consumption and also 31% in delay as compared to the well-known and widely used MS-DICE FF. The effects of process, voltage, and temperature (PVT) variations on the performance of the proposed FF are also investigated and it is shown that this circuit has a reliable operation in the presence of PVT variations as well.

کلیدواژه‌ها [English]

  • Flip-flop
  • single event upset (SEU)
  • soft error
  • low-power design
  • nanotechnology
[1]      سید امیر هاشمی «مدل تحلیلی پتانسیل و ولتاژ آستانه ترانزیستور ماسفت دوگیتی با گیت دوماده‌ای بدون آلایش»، مجله مهندسی برق دانشگاه تبریز، دوره 47، شماره 4 ،صفحات 1759-1769 ،1396.
[2]      مهسا مهراد، میثم زارعی «ارائه ساختار نوین ترانزیستور اثر میدان سیلیسیم روی عایق دو گیتی با پنجره اکسید در درین گسترده شده به منظور کاربرد در تکنولوژی نانو»، مجله مهندسی برق دانشگاه تبریز، دوره 47، شماره 2 ،صفحات 727-733 ،1396.
[3]      R. Rajaei, M. Tabandeh and M. Fazeli. “Low cost circuit-level soft error mitigation techniques for combinational logic,” Scientia Iranica. Transaction D, Computer Science & Engineering, Electrical, vol. 22, no. 6, pp. 2401-2414, 2015.
[4]      M. Omana, D. Rossi and C. Metra. “Latch susceptibility to transient faults and new hardening approach,” IEEE Transactions on Computers, vol. 56, no. 9, pp. 1255-1268, 2007.
[5]      S. Kiamehr, et al. “Radiation-induced soft error analysis of SRAMs in SOI FinFET technology: A device to circuit approach,” Design Automation Conference (DAC), 2014 51st ACM/EDAC/IEEE. IEEE, 2014.
[6]       A. Neale, M. Jonkman and M. Sachdev “Adjacent-MBU-tolerant SEC-DED-TAEC-yAED codes for embedded SRAMs,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 62, no. 4, pp. 387-391, 2014.
[7]      R. Rajaei and S. B. Mamaghani. “Ultra-low power, highly reliable, and nonvolatile hybrid MTJ/CMOS based full-adder for future VLSI design,” IEEE Transactions on Device and Materials Reliability, vol. 17, no. 1, pp. 213-220, 2017.
[8]      S. M. Jahinuzzaman, D. J. Rennie and M. Sachdev “A soft error tolerant 10T SRAM bit-cell with differential read capability,” IEEE Transactions on Nuclear Science, vol. 56, no. 6, pp. 3768 - 3773, 2009.
[9]      M. Glorieux, et al. “New D-flip-flop design in 65 nm CMOS for improved SEU and low power overhead at system level,” IEEE Transactions on Nuclear Science, vol. 60, no. 6, pp. 4381 - 4386, 2013.
[10]      G. L. Jaya, S. Chen and S. Liter, “A Dual Redundancy Radiation-Hardened Flip-Flop Based on C-element in 65nm Process”, International Symposium on Integrated Circuits (ISIC), 2016.
[11]      D. Rennie and M. Sachdev “Novel Soft Error Robust Flip-flops in 65nm CMOS,” IEEE Transactions on Nuclear Science, vol. 58, no. 5, pp. 2470-2476, 2011.
[12]      W. Wang and H. Gong. “Edge triggered pulse latch design with delayed latching edge for radiation hardened application,” IEEE Transactions on Nuclear Science, vol. 51, no. 6, pp. 3626-3630, 2004.
[13]      S. M. Jahinuzzaman and R. Islam. "TSPC-DICE: A single phase clock high performance SEU hardened flip-flop." Circuits and Systems (MWSCAS), the 53rd IEEE International Midwest Symposium on. 2010.
[14]      محمدامین ثابت سروستانی، بهنام قوامی و محسن راجی «کاهش نرخ خطای نرم چندگانه مدارهای ترکیبی مبتنی بر اندازه‌گذاری دروازه‌ها بر مبنای پارامتر حساسیت»، مجله مهندسی برق دانشگاه تبریز، دوره 47، شماره 2 ،صفحات 445-454 ،1396.
[15]      L. Trang Dang, J. Kim and I. Chang, “We-Quatro: Radiation-Hardened SRAM Cell with Parametric Process Variation Tolerance,” IEEE Transactions on Nuclear Science , vol. 64, no. 9, pp. 2489-2496, 2017.
[16]      T. Calin, M. Nicolaidis and R. Velazco, “Upset hardened memory design for submicron CMOS technology,” IEEE Transactions on Nuclear Science, vol. 43, no. 6, pp. 2874-2878, 1996.
[17]      Predictive technology model for spice tool. [Online]. Available: < http://ptm.asu.edu >
[18]      H. Cha and J. H. Patel, “A logic-level model for α particle hits in CMOS circuits,” in Proc. 12th Int. Conf. ICCD, Cambridge, MA, USA, pp. 538–542, 1993.
[19]      R. Rajaei, “Single event double node upset tolerance in MOS/spintronic sequential and combinational logic circuits,” Microelectronics Reliability vol. 69, no. 1, pp. 109-114, 2017.
[20]      R. Rajaei and A. Gholipour. “Low Power, Reliable, and Nonvolatile MSRAM Cell for Facilitating Power Gating and Nonvolatile Dynamically Reconfiguration,” IEEE Transactions on Nanotechnology, vol. 17, no. 2, pp. 261-267, 2018.
[21]      S. Lin, Y. B. Kim and F. Lombardi, “Analysis and design of nanoscale CMOS storage elements for single-event hardening with multiple-node upset,” IEEE Transactions on Device and Materials Reliability, vol. 12, no. 1, pp. 68–77, 2012.
[22]      R. Rajaei, B. Asgari, M. Tabandeh and M. Fazeli, “Design of Robust SRAM Cells Against Single-Event Multiple Effects for Nanometer Technologies,” IEEE Transactions on Device and Materials Reliability, vol. 15, no. 3, pp. 429-436, 2015.
[23]      D. Black, W. Robinson, I. Wilcox, D. Limbrick and J. Black,
“Modeling of Single Event Transients with Dual Double-Exponential Current Sources: Implications for Logic Cell Characterization,” IEEE Transactions on Nuclear. Science, vol. 62, no. 4, pp. 1540-1549, Aug. 2015.
[24]      R. Rajaei, M. Tabandeh and M. Fazeli, “Low Cost Soft Error Hardened Latch Designs for Nano-scale CMOS Technology in presence of Process Variation,” Microelectronics Reliability, vol. 53, no. 6, pp. 912-924, 2013. 
[25]      A.Yan, H. Liang, Z. Huang, C. Jiang, Y. Ouyang and X. Li, “An SEU resilient, SET filterable and cost effective latch in presence of PVT variations,” Microelectronics Reliability vol. 63, pp. 239-250, 2016.
[26]      A. Zjajo, Q. Tang, M. Berkelaar, J. P. Gyvez, A. D. Bucchianico and N. Meijs, “Stochastic Analysis of Deep-Submicrometer CMOS Process for Reliable Circuits Designs,” IEEE Transactions on Circuits and Systems II: Regular papers, vol. 58, no. 1, pp. 164-175, 2011.
[27]      A. Agarwal, D. Blaauw, V. Zolotov, S. Sundareswaran, M. Zhao, K. Gala and R. Panda, “Statistical Timing Analysis for Intra-Die Process Variations with Spatial Correlations,” International Conference on Computer Aided Design, 2003.