طراحی و پیاده‌سازی یک سلول تمام جمع‌کننده تقریبی سرعت-بالا و انرژی-پایین با فناوری CNFET قابل به‌کارگیری در پردازش تصویر

نویسندگان

1 دانشجوی کارشناسی ارشد، گروه مهندسی کامپیوتر، واحد تهران شمال، دانشگاه آزاد اسلامی، تهران، ایران

2 استادیار، گروه مهندسی کامپیوتر، واحد تهران شمال، دانشگاه آزاد اسلامی، تهران، ایران

3 دانشیار، گروه مهندسی کامپیوتر، واحد شهرقدس، دانشگاه آزاد اسلامی، تهران، ایران

چکیده

محاسبات تقریبی به‌عنوان یک روش نوین برای غلبه بر مشکلات تأخیر، مصرف انرژی و مساحت اشغالی مدارهای دیجیتال در نظر گرفته می‌شود. در این مقاله، یک سلول تمام جمع‌کننده تقریبی نوین ارائه می‌شود که مبنای طراحی آن بر اساس ترکیب سبک‌های منطقی CMOS استاندارد و ترانزیستور عبور است. تأخیر هر سلول در ساختار جمع‌کننده مواج تنها یک ترانزیستور است؛ از این‌رو مدار جمع‌کننده دارای سرعت بالایی است. از فناوری ترانزیستور اثر میدان نانولوله کربنی (CNFET) برای شبیه‌سازی و پیاده‌سازی سلول پیشنهادی استفاده می‌شود. شبیه‌سازی‌های جامعی با استفاده از ابزار HSPICE در برابر ولتاژهای منبع تغذیه، بارهای خروجی و دمای محیط متفاوت انجام شده است. نتایج شبیه‌سازی تأیید می‌کنند که سلول پیشنهادی از نظر تأخیر، حاصل‌ضرب توان-تاخیر (PDP) و حاصل‌ضرب انرژی-تاخیر (EDP) کارآمدتر از همتایان خود است. همچنین، در سطح کاربرد، با استفاده از ابزار MATLAB از ترکیب دو تصویر برای ارزیابی کارایی سلول پیشنهادی استفاده شده است. نتایج شبیه‌سازی سطح کاربرد تصدیق می‌کند که سلول پیشنهادی عملکرد قابل قبولی دارد و تصاویر خروجی را با کیفیت مناسب برای استنباط توسط انسان تولید می‌کند.

کلیدواژه‌ها

عنوان مقاله [English]

Design and Implementation of a High-Speed and Low-Energy Approximate Full Adder Cell with CNFET Technology Applicable in Image Processing

نویسندگان [English]

  • Fatemeh Danandeh 1
  • Y. Safaei Mehrabani 2
  • R. Faghih Mirzaee 3
1 Department of Computer Engineering, North Tehran Branch, Islamic Azad University, Tehran, Iran
2 Department of Computer Engineering, Shahr-e-Qods Branch, Islamic Azad University, Tehran, Iran
3 Department of Computer Engineering, Shahr-e-Qods Branch, Islamic Azad University, Tehran, Iran
چکیده [English]

Approximate computing has emerged as a new method to overcome the delay, energy consumption and area consumption of digital circuits. In this paper, a new approximate full-adder cell, which is based on the combination of the standard CMOS and pass transistor logic styles, is presented. The critical path in the structure of a ripple adder equals only one transistor; Therefore, the adder circuit has high speed. Carbon nanotube field-effect transistor (CNFET) technology is used to simulate and implement the proposed cell. Comprehensive simulations are carried out using HSPICE tool against different power supply voltages, output loads, and ambient temperatures. Simulation results confirm that the proposed cell is more efficient than its counterparts in terms of delay, power-delay product (PDP) and energy-delay product (EDP). At the application level, using the MATLAB tool, the application of image blending is used to evaluate the efficiency of the proposed cell. Simulation results of image processing confirm that the proposed cell has a reasonable performance and produces output images with suitable quality for human inference.

کلیدواژه‌ها [English]

  • Full adder
  • Carbon nanotube
  • High-speed
  • Low-energy
  • Image processing

مراجع

[1] M. Masadeh, O. Hasan, S. Tahar, "Using machine learning for quality configurable approximate computing", Design, Automation & Test in Europe Conference & Exhibition, pp. 1575-1578, 2019.
[2] Y. Safaei Mehrabani, M. Eshghi, "Noise and process variation tolerant, low-power, high-speed, and low-energy full adders in CNFET technology", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 24, no. 11, pp. 3268-3281, 2016.
[3] Q. Xu, T. Mytkowicz, N. S. Kim, "Approximate computing: asurvey", IEEE Design & Test, vol. 33, no. 1, pp. 8-22, 2016.
[4] K. S. Jitendra, A. Srinivasulu, B. P. Singh, "A new low-power full-adder cell for low voltage using CNTFETs", 9th International Conference on Electronics, Computers and Artificial Intelligence, pp. 1-5, 2017.
[5] M. Moradi, M., R. F. Mirzaee, K. Navi, "New current-mode multipliers by CNTFET-based n-valued binary converters", IEICE Transactions on Electronics, vol. 99, no. 1, pp. 100-107, 2016.
[6] محسن شاطر مفیدی، رضا فقیه میرزایی، «طراحی و بررسی یک جمع‌کننده با مسیر فرعی رقم نقلی در فناوری آتوماتای کوانتومی سلولی»، مجله مهندسی برق دانشگاه تبریز، جلد 50، شماره 4، صفحات 1673-1682، 1399.
[7] J. Appenzeller, "Carbon nanotubes for high-performance electronics—progress and prospect", Proceedings of the IEEE, vol. 96, no. 2, pp. 201-211, 2008.
[8] Y. Safaei Mehrabani, M. Eshghi, "High-speed, high-frequency and low-PDP, CNFET full adder cells", Journal of Circuits, Systems and Computers (JCSC), vol. 24, no. 09, p.1550130, 2015.
[9] G. Hills, C. Lau, A. Wright, S. Fuller, M. D. Bishop, T. Srimani, P. Kanhaiya, R. Ho, A. Amer, Y. Stein, D. Murphy, "Modern microprocessor built from complementary carbon nanotube transistors", Nature, vol. 572, no. 7771, pp. 595-602, 2019.
[10] S. Lin, Y.-B. Kim, F. Lombardi, "CNTFET-based design of ternary logic gates and arithmetic circuits", IEEE Transactions on Nanotechnology, vol. 10, no. 2, pp. 217-225, 2009.
[11] الهام نیک بخت بیدگلی، داریوش دیدبان، «بررسی عملکرد مالتی‌پلکسر سه ارزشی مبتنی بر ترانزیستورهای اثر میدان نانولوله کربنی»، مجله مهندسی برق دانشگاه تبریز، جلد 50، شماره 2، صفحات 943-953، 1399.
[12] S. Yamacli, M. Avci, "Accurate SPICE compatible CNT interconnect and CNTFET models for circuit design and simulation", Mathematical and Computer Modelling, vol. 58, no. 1-2, pp. 368-378, 2013.
[13] S. Vidhyadharan, S. S. Dan, "An efficient ultra-low-power and superior performance design of ternary half adder using CNFET and gate-overlap TFET devices", IEEE Transactions on Nanotechnology, vol. 20, pp. 365-376, 2021.
[14] A. Raychowdhury, K. Roy, "Carbon-nanotube-based voltage-mode multiple-valued logic design", IEEE Transactions on Nanotechnology, vol. 4, no. 2, pp. 168-179, 2005.
[15] S. A. Pon, V. Jeyalakshmi, "Analysis of switching activity in various implementation of combinational circuit," 6th International Conference on Advanced Computing and Communication Systems, pp. 115-121, 2020.
[16] R. Mehrotra, E. Popovici, K. L. Man, M. Schellekens, "Power reduction and technology mapping of digital circuits using AND-Inverter Graphs", 27th International Conference on Microelectronics Proceedings, pp. 295-298, 2010.
[17] A. P. Chandrakasan, R. W. Brodersen, "Minimizing power consumption in digital CMOS circuits", Proceedings of the IEEE, vol. 83, no. 4, pp. 498-523, 1995.
[18] P. J. Edavoor, S. Raveendran, A. D. Rahulkar, "Approximate multiplier design using novel dual-stage 4: 2 compressors", IEEE Access, vol. 8, pp. 48337-48351, 2020.
[19] Y. Safaei Mehrabani, R. F. Mirzaee, Z. Zareei, S. M. Daryabari, "A novel high-speed, low-power CNTFET-based inexact full adder cell for image processingapplication of motion detector", Journal of Circuits, Systems, and Computers, vol. 26, no. 5, pp. 1750082-1-1750082-15, 2017.
[20] C. Goyal, J. S. Ubhi, B. Raj, "A low leakage TG–CNTFET–based inexact full adder for low power image processing applications", International Journal of Circuit Theory and Applications, vol. 47, no. 9, pp. 1446-1458, 2019.
[21] S. Salavati, M. H. Moaiyeri, K. Jafari, "Ultra-efficient nonvolatile approximate full-adder with spin-hall-assisted MTJ cells for in-memory computing applications", IEEE Transactions on Magnetics, vol. 57, no. 5, pp. 1-11, May 2021.
[22] M. Mirzaei, S. Mohammadi, "Process variation-aware approximate full adders for imprecision-tolerant applications", Computers & Electrical Engineering, vol. 87, p. 106761, 2020.
[23] Z. Zareei, M. Bagherizadeh, M. H. Shafiabadi, Y. Safaei Mehrabani, "Design of efficient approximate 1-bit full adder cells using CNFET technology applicable in motion detector systems", Microelectronics Journal, vol. 108, pp. 1-13, 2021.
[24] Z. Yang, R. Lv, X. Li, J. Wang, J. Yang, "Approximate computing based low power image processing architecture for intelligent satellites", 11th EAI International Conference in Wireless and Satellite Systems, pp. 351-363, 2021.
[25] S. E. Fatemieh, S. S. Farahani, M. R. Reshadinezhad, "LAHAF: low-power, area-efficient, and high-performance approximate full adder based on static CMOS", Sustainable Computing: Informatics and Systems, vol. 30, p. 100529, 2021.
[26] A. Mohammadi, M. M. Ghanatghestani, A. S. Molahosseini, Y. Safaei Mehrabani, "High-performance and energy-area efficient approximate full adder for error tolerant applications", ECS Journal of Solid State Science and Technology, vol. 11, no. 8, p. 081010, 2022.
[27] محمدرضا رشادی‌نژاد، سید عرفان فاطمیه، زهرا داوری شلمزاری، «طراحی و بهینه‌سازی یک تمام جمع‌کننده تقریبی مبتنی بر ترانزیستورهای نانولوله کربنی و بررسی کاربرد آن در پردازش تصویر دیجیتال»، هوش محاسباتی در مهندسی برق، جلد 11، شماره 3، صفحات 36-25، 1399.
[28] A. Mohammadi, M. M. Ghanatghestani, A. S. Molahosseini, Y. Safaei Mehrabani, "Image processing with high-speed and low-energy approximate arithmetic circuit", Sustainable Computing: Informatics and Systems, vol. 36, pp. 1-15, 2022.
[29] Home of the electric VLSI design system website, Available online at: http://www.staticfreesoft.com/index.html
[30] J. Huang, M. Zhu, P. Gupta, S. Yang, S. M. Rubin, G. Garret, J. He, "A CAD tool for design and analysis of CNFET circuits", IEEE International Conference on Electron Devices and Solid-State Circuits, pp. 1-4, 2010.
[31] J. Huang, M. Zhu, S. Yang, P. Gupta, W. Zhang, S. M. Rubin, G. Garreton, J. He, "A physical design tool for carbon nanotube field-effect transistor circuits", ACM Journal on Emerging Technologies in Computing Systems, vol. 8, no. 3, pp. 1-20, 2012.
[32] J. Deng, H.-S. P. Wong, "A compact SPICE model for carbon-nanotube field-effect transistors including nonidealities and its application—Part I: Model of the intrinsic channel region", IEEE Transactions on Electron Devices, vol. 54, no. 12, pp. 3186-3194, 2007.
[33] J. Deng, H.-S. P. Wong, "A compact SPICE model for carbon-nanotube field-effect transistors including nonidealities and its application—Part II: Full device model and circuit performance benchmarking", IEEE Transactions on Electron Devices, vol. 54, no. 12, pp. 3195-3205, 2007.
[34] S. Goel, A. Kumar, M. A. Bayoumi, "Design of robust, energy-efficient full adders for deep-submicrometer design using hybrid-CMOS logic style", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 14, no. 12, pp. 1309-1321, 2006.
[35] T. Y. Hsieh, Y. H. Peng, K. C. Cheng, T. A. Cheng, "Error-tolerability enhancement via bit inversion and median filtering for single-bit errors in image processing circuits", Microsystem Technologies, vol. 24, no. 1, pp. 59-69, 2018.

فایل ها

هم رسانی

ارجاع به این مقاله

آمار