طراحی معماری و پیاده‌سازی سخت‌افزاری فیلترهای هموارساز در تصاویر سه بعدی

نوع مقاله : علمی-پژوهشی

نویسندگان

1 دانشجوی کارشناسی ارشد، دانشکده فنی مهندسی، دانشگاه شاهد، تهران، ایران

2 استاد، دانشکده فنی مهندسی، دانشگاه شاهد، تهران، ایران

چکیده

در سالهای اخیر فناوریهای سه بعدی، رشد قابل ملاحظه ای داشته‌اند و در زمینه های مختلفی مانند رباتیک، سرگرمی، نظارت و ‌امنیت تاثیر گذاشته است. یکی از پردازشهای مهم در این زمینه، فیلترهای هموارساز در مدلهای سه بعدی است. در این راستا، در این مقاله دو معماری سخت‌افزاری به‌صورت ممیزثابت، موازی و مبتنی بر خط‌لوله برای دو فیلتر هموارساز میانگین‌ و گاوسی ارائه شده است. در معماری پیشنهادی و در مرحله پیش‌پردازش، داده‌های تصویر سه بعدی به صورت مناسب بازنمایی می‌شوند. برای مرحله پیش پردازش دو معماری متفاوت سخت‌افزاری پیشنهاد شده‌ است. برای فیلترهای میانگین‌گیری و گاوسی نیز دو معماری سخت افزاری متفاوتی پیشنهاد شده‌است که تفاوت آنها در ساختار بازنمایی داده‌های سه‌بعدی در مرحله پیش‌پردازش است. همچنین برای محاسبه تابع نمایی فیلتر گاوسی از روش جدول جستجو استفاده شده‌است. معماری‌های پیشنهاد شده با زبان سخت‌افزاری Verilog پیاده‌سازی و بوسیله نرم افزارهای ISE وVivado شبیه‌سازی و سنتز شده‌اند. برای یک تصویر سه‌بعدی با 299رأس و 562 وجه، فرکانس کاری برای فیلتر میانگین‌گیری با ساختارهای مختصات و طول بردار حدود 19 مگاهرتز و نرخ پردازش حاصل شده به ترتیب برابر 37367 و 28081 تصویر بر ثانیه می‌باشد و برای فیلتر گاوسی نیز فرکانس کاری حدود 19 مگاهرتز و نرخ پردازش بدست آمده به ترتیب برابر با 37299 و 28336 تصویر بر ثانیه است.

کلیدواژه‌ها

موضوعات

عنوان مقاله [English]

Architectural Design and Hardware Implementation of Smoothing Filters in 3D Images

نویسندگان [English]

  • Jalal Babaie 1
  • Alireza Behrad 2
1 Electrical Engineering Department, Faculty of Engineering, Shahed University, Tehran, Iran
2 Electrical Engineering Department, Faculty of Engineering, Shahed University, Tehran, Iran
چکیده [English]

In recent years, 3D technologies have experienced significant growth and have impacted various fields such as robotics, entertainment, surveillance, and security. One of the critical processes in this domain is smoothing filters in 3D models. In this regard, this paper presents two fixed-point, parallel, and pipeline-based hardware architectures for two smoothing filters: the mean and Gaussian filters. In the proposed architecture, during the preprocessing stage, 3D image data is represented appropriately. Two different hardware architectures are proposed for the preprocessing stage. Additionally, two distinct hardware architectures are proposed for the mean and Gaussian filters, differing in the structure of 3D data representation during preprocessing. Furthermore, a lookup table method is used to compute the exponential function for the Gaussian filter. The proposed architectures are implemented using the Verilog hardware description language and simulated and synthesized using ISE and Vivado software. For a 3D image with 299 vertices and 562 faces, the operating frequency for the mean filter with coordinate and vector length structures is approximately 19 MHz, and the achieved processing rates are 37,367 and 28,081 images per second, respectively. For the Gaussian filter, the operating frequency is around 19 MHz, and the obtained processing rates are 37,299 and 28,336 images per second, respectively.

کلیدواژه‌ها [English]

  • Architectural design
  • Hardware implementation
  • 3D image
  • Smoothing filters

مراجع

[1] Seyed Saber Mohammadi, Yiming Wang, and Alessio Del Bue. "Pointview-gcn: 3D shape classification with multi-view point clouds." In 2021 IEEE International Conference on Image Processing (ICIP), pp. 3103-3107. IEEE, 2021.
[2] Viktoria Ehm, Paul Roetzer, Marvin Eisenberger, Maolin Gao, Florian Bernard, and Daniel Cremers. "Geometrically Consistent Partial Shape Matching." In 2024 International Conference on 3D Vision (3DV), pp. 914-922. IEEE Computer Society, 2024.
[3] Xingyu Jiang, Jiayi Ma, Guobao Xiao, Zhenfeng Shao, and Xiaojie Guo. "A review of multimodal image matching: Methods and applications." Information Fusion, vol. 73, pp. 22-71, 2021.
[4] Masoumeh Mohseni, Mehdi Ezoji, Reza Ghaderi “Image Segmentation based on Normalized Cut from the Perspective of the Discriminant Information” Tabriz Journal of Electrical Engineering vol. 46, no. 1, pp. 303-310, May 2016.
[5] Maryam Taghizadeh, and Abdollah Chalechale, “A model to image retrieval based on multiple-Query,” Tabriz Journal of Electrical Engineering vol. 47, no. 3, pp.893-903, 2017.
[6] Hanumantharaju, M. Ravishankar, and D. Rameshbabu, "Design and FPGA implementation of an 2D Gaussian surround function with reduced on-chip memory utilization," in International Conference on Advances in Computing, Communications and Informatics (ICACCI), pp. 604-609, 2013.
[7] G. Bailey, Design for embedded image processing on FPGAs. John Wiley & Sons, 2011.
[8] Cabello, J. León, Y. Iano, and R. Arthur, "Implementation of a fixed-point 2D Gaussian Filter for Image Processing based on FPGA," in Signal Processing: Algorithms, Architectures, Arrangements, and Applications (SPA), pp. 28-33 2015.
[9] Debasish Mukherjee and Susanta Mukhopadhyay. "Fast hardware architecture for fixed-point 2D Gaussian filter." AEU-International Journal of Electronics and Communications, vol.105, pp. 98-105, 2019.
[10] Wang, Biaobiao, and Qiang Xiang. "Fast median filter image processing algorithm and its FPGA implementation." Frontiers in Signal Processing, vol. 4, no. 4, pp. 88-94, 2020.
[11] Badri, M. El Hassouni, and D. Aboutajdine, "Kernel-based Laplacian smoothing method for 3D mesh denoising," in International Conference on Image and Signal Processing, pp. 77-84, 2012.
[12] Zhuo and V. K. Prasanna, "Sparse matrix-vector multiplication on FPGAs," in Proceedings of the 2005 ACM/SIGDA 13th international symposium on Field-programmable gate arrays, pp. 63-74. 2005.
[13] Liu, Yajing, Ruiqi Chen, Shuyang Li, Jing Yang, Shun Li, and Bruno da Silva. "FPGA-Based Sparse Matrix Multiplication Accelerators: From State-of-the-art to Future Opportunities." ACM Transactions on Reconfigurable Technology and Systems, vol. 17, no. 4, pp. 1-37, 2024.
[14] Tae-Hyeon Kim, Hyunki Lee, and Seung-Ho Ok. "Implementation of an FPGA-Based 3D Shape Measurement System Using High-Level Synthesis." Electronics 13, no. 16, p. 3282, 2024.
[15] R. Castro-Pareja, J. M. Jagadeesh and R. Shekhar, "FAIR: a hardware architecture for real-time 3-D image registration," IEEE Transactions on Information Technology in Biomedicine, vol. 7, no. 4, pp. 426-434, Dec. 2003.
[16] Chen, R. Ying, J. Xue, F. Wen and P. Liu, "A Configurable and Real-Time Multi-Frequency 3D Image Signal Processor for Indirect Time-of-Flight Sensors," in IEEE Sensors Journal, vol. 22, no. 8, pp. 7834-7845, 15 April15, 2022.
[17] Wu, A. Aßmann, B. D. Stewart and A. M. Wallace, "Energy Efficient Approximate 3D Image Reconstruction," IEEE Transactions on Emerging Topics in Computing, vol. 10, no. 4, pp. 1854-1866, 1 Oct.-Dec. 2022.
[18] Seidner, "Efficient implementation of 10Y lookup table in FPGA," 2009 IEEE International Symposium on Industrial Electronics, Seoul, Korea (South), pp. 686-689, 2009.

فایل ها

هم رسانی

ارجاع به این مقاله

آمار