کاهش نرخ خطای نرم چندگانه مدارهای ترکیبی مبتنی بر اندازه‌گذاری دروازه‌ها بر مبنای پارامتر حساسیت

نویسندگان

1 دانشگاه شهید باهنر کرمان - دانشکده فنی و مهندسی

2 دانشگاه شیراز - دانشکده مهندسی برق و کامپیوتر

چکیده

یکی از مهم‌ترین چالش‌ها برای سیستم‌های دیجیتال در مقیاس نانو، کاهش قابلیت اطمینان ناشی از افزایش نرخ خطای نرم این سیستم‌ها می‌باشد. با رسیدن ابعاد تکنولوژی CMOS به مقیاس نانو، نرخ خطای گذرای چندتایی ناشی از برخورد یک ذره پرانرژی به سطح تراشه‌ها بیش از نرخ خطای گذرای تک‌رخدادی خواهد بود. بنابراین، در فرآیند طراحی این سیستم‌ها، تکنیک‌های بهینه‌سازی باید به صورت آگاه از خطاهای گذرای چندتایی انتخاب شوند. در این مقاله، چارچوبی جدید برای بهبود تحمل‌پذیری مدارهای ترکیبی در برابر خطاهای چندتایی ارائه شده است. در این چارچوب، با اندازه‌گذاری مجدد دروازه‌های حساس، پوشش الکتریکی این دروازه‌ها افزایش داده شده است و از این طریق، نرخ خطای نرم چندتایی مدارهای ترکیبی بهبود یافته است. نتایج به دست آمده از آزمایش‌های تجربی بر روی مدارهای محک ISCAS’85 نشان می‌دهد که اندازه‌گذاری مجدد دروازه‌ها در حضور همزمان گذارهای چندرخدادی و تک‌رخدادی با استفاده از چارچوب پیشنهادی، موجب بهبود 4X نرخ خطای نرم مدار در مقایسه با پیش از اندازه‌گذاری دروازه‌های مدار و همچنین بهبود 2X نرخ خطای نرم مدار در مقایسه با زمانی خواهد بود که اندازه‌گذاری دروازه‌ها تنها در حضور گذارهای تک‌رخدادی انجام می‌گیرد؛ درحالی‌که سربار مساحت ناشی از دو روش یکسان می‌باشد.

کلیدواژه‌ها

عنوان مقاله [English]

Multiple-Event Soft Error Reduction of Combinational Circuits Using Gate Sizing Based on Sensitivity Parameter

نویسندگان [English]

  • M. A. Sabet 1
  • B. Ghavami 1
  • M. Raji 2
1 Faculty of Engineering, Shahid Bahonar University of Kerman, Kerman, Iran
2 Faculty of Electrical and Computer Engineering, University of Shiraz, Shiraz, Iran
چکیده [English]

The aggressive device scaling and exponential increase in transistor counts of a chip have increasingly made the modern integrated circuits more susceptible to soft errors. Soft errors are caused by strikes from energetic particles such as neutrons and alpha particles. With the emerging nanoscale CMOS technology, Multiple Event Transients (METs) originated from radiation strikes are expected to become more frequent than Single Event Transients (SETs). So in design process of such circuits, optimization techniques are required to be aware of multiple-event transient faults. In this paper, a new framework to improve the tolerability of combinational circuits against METs is provided. In this context, by resizing the sensitive gates, electrical masking of the gates are increased and thus, the Soft Error Rate (SER) of the combinational circuit is improved. The experimental results on ISCAS’85 benchmark circuits show that using the proposed framework, which considers METs, leads to 4X improvement in SER of the circuits compared the original circuit. Also 2X improvement in circuit SER is achieved when only SETs are taken into consideration for gate sizing.

کلیدواژه‌ها [English]

  • Digital Systems
  • fault tolerance
  • soft error
  • gate sizing
  • multiple fault

فایل ها

هم رسانی

ارجاع به این مقاله

آمار