طراحی و شبیه‌سازی مبدل آنالوگ به دیجیتال لوله‌ای مبتنی بر مقایسه‌گر ولتاژ پایین

نویسندگان

دانشگاه صنعتی خواجه‌نصیرالدین طوسی - دانشکده مهندسی برق و کامپیوتر

چکیده

در این مقاله، یک مبدل آنالوگ به دیجیتال لوله‌ای مبتنی بر مقایسه‌گر ولتاژ پایین طراحی شده است. حذف تقویت‌کننده و جایگزین کردن آن به‌وسیله یک مقایسه‌گر و منبع جریان تأثیر زیادی در کاهش توان مصرفی و پیچیدگی طراحی داشته است. برای طبقه اول از یک دو برابرکننده بهره خازنی به‌عنوان MDAC استفاده شده است تا دقت لازم را برای ولتاژ خروجی طبقه اول فراهم آورد. به‌دلیل اثر بارگذاری طبقه دوم بر روی طبقه اول از یک MDAC با امپدانس ورودی بالا در طبقات بعدی استفاده شده است. استفاده از منبع جریان سری اصلاح‌شده در MDAC طبقات بعدی باعث شده تا به‌هنگام تغییر سیگنال ورودی، بالازدگی ناشی از تأخیر مقایسه‌گرها در کل محدوده سیگنال ورودی ثابت مانده و به حداقل مقدار خود رسیده و ازاین‌رو تأثیر زیادی در افزایش دقت ولتاژ باقی‌مانده در طبقات بعدی مبدل ایجاد نماید. این مبدل با استفاده از نرم‌افزار HSPICE در تکنولوژی nm90 سی‌ماس شبیه‌سازی شده است. نتایج شبیه‌سازی نشان می‌دهد که مقدار SNDR و SFDR به‌ترتیب برابر 56 دسی‌بل و 5/64 دسی‌بل در فرکانس نمونه‌برداری 25 مگاهرتز است. توان مصرفی این مبدل لوله‌ای 2 میلی‌وات با منبع تغذیه 1 ولت است.

کلیدواژه‌ها


   [1]      R.H. Walden, “Analog-to-digital converter survey and analysis,” IEEE J. Sel. Areas Commun., vol. 17, no. 4, pp. 539-550, 1999.
   [2]      A.J. Annema, B. Nauta, R. van Langevelde, and H. Tuinhout, “Analog circuits in ultra-deep-submicron CMOS,” IEEE J. Solid-State Circuits, vol. 40, no. 1, pp. 132-143, 2005.
   [3]      J.M. Rabaey, F.D. Bernardinis, A.M. Niknejad, B. Nikolic, and A. sangiovanni-Vincentelli, “Embedding mixed-signal design in systems-on-chip,” Proc. IEEE, vol. 94, no. 6, pp. 1070-1088, 2006.
   [4]      B.D. Sahoo, and B. Razavi, “A 12-bit 200-MHz CMOS ADC,” IEEE J. Solid-State Circuits, vol. 44, no. 9, pp. 2366-2380, 2009.
   [5]      Y. Chiu, P.R. Gray, and B. Nikolic, “A 14-b 12-MS/s CMOS pipelined ADC with over 100-dB SFDR,” IEEE J. Solid-State Circuits, vol. 39, no. 12, pp. 2139-2151, 2004.
   [6]      Y.J. Kim, H C. Choi, S.W. Yoo, S.H. Lee, D.Y. Chung, K.H. Moon, H.J. Park, and J.W. Kim, “A re-configurable 0.5 V to 1.2 V, 10 MS/s to 100 MS/s, low-power 10 b 0.13 µm CMOS pipelined ADC,” IEEE Custom Integrated Circuits Conf. (CICC), pp. 185-188, 2007.
   [7]      I. Ahmed, and D.A. Johns, “A 50-MS/s (35 mW) to 1-kS/s (15µW) power scalable 10-bit pipelined ADC using rapid power-on opamps and minimal bias current variation,” IEEE J. Solid-State Circuits, vol. 40, no. 12, pp. 2446-2455, 2005.
   [8]      I. Ahmed, and D.A. Johns, “A high bandwidth power scalable sub-sampling 10-bit pipelined ADC with embedded sample and hold,” IEEE J. Solid-State Circuits, vol. 43, no. 7, pp. 1638-1647, 2008.
   [9]      B G. Lee, B M. Min, G. Manganaro, and J.W. Valvano, “A 14-b 100-MS/s pipelined ADC with a merged SHA and first MDAC,” IEEE J. Solid-State Circuits, vol. 43, no. 12, pp. 2613-2619, 2008.
[10]      S.T. Ryu, B.S. Song, and K. Bacrania, “A 10-bit 50-MS/s pipelined ADC with opamp current reuse,” IEEE J. Solid-State Circuits, vol. 42, no. 3, pp. 475-485, 2007.
[11]      J. Hu, N. Dolev, and B. Murmann, “A 9.4-bit, 50-MS/s, 1.44-mW  pipelined ADC using dynamic source follower residue amplification,” IEEE J. Solid-State Circuits, vol. 44, no. 4, pp. 1057-1066, 2009.
[12]      E. Iroaga, and B. Murmann, “A 12-bit 75-MS/s pipelined ADC using  incomplete settling,” IEEE J. Solid-State Circuits, vol. 42, no. 4, pp. 748-756, 2007.
[13]      B. Murmann, and B.E. Boser, “A 12-bit 75-MS/s pipelined ADC using open-loop residue amplification,” IEEE J. Solid-State Circuits, vol. 38, no. 12, pp. 2040-2050, 2003.
[14]      B. Hernes, J. Bjornsen, T.N. Anderson, A. Vinje, H. Korsvoll, F. Telsto, A. Briskemyr, C. Holdo, and O. Moldsvor, “A 92.5 mW 205MS/s 10b pipeline IF ADC implemented in 1.2 v/3.3 v 0.13 micron CMOS,” IEEE Int. Solid-State Circuit Conf. (ISSCC) Dig. Tech. Papers, pp. 462-463, 2007.
[15]      I. Ahmed, J. Mulder, and D.A. Johns, “A low-power capacitive charge pump based pipelined ADC,” IEEE J. Solid-State Circuits, vol. 45, no. 5, pp. 1016-1027, 2010.
[16]      H.R. Mafi, and A.M. Sodagar, “A background calibration in pipelined ADCs,” Int. J. Electron. Commun., vol. 67, no. 8, pp. 729-732, 2013.
[17]      J. Yuan, S.W. Fung, K.Y. Chan, and R. Xu, “A 12-bit 20 MS/s 56.3mW pipelined ADC with interpolation-based nonlinear calibration,” IEEE Trans. Circuits Syst. I: Reg. Papers, vol. 59, no. 3, pp. 555-565, 2012.
[18]      L. Shi, W. Zhao, J. Wu, and C. Chen, “Digital background calibration techniques for pipelined ADC based on comparator dithering,” IEEE Trans. Circuits Syst. II: Exp. Briefs, vol. 59, no. 4, pp. 239-243, 2012.
[19]      E. Siragusa, and I. Galton, “A digitally enhanced 1.8-v 15-bit 40-MSample/s CMOS pipelined ADC,” IEEE J. Solid-State Circuits, vol. 39, no. 12, pp. 2126-2138, 2004.
[20]      A. Verma, and B. Razavi, “A 10-bit 500-MS/s 55-mW CMOS ADC,” IEEE J. Solid-State Circuits, vol. 44, no. 11, pp. 3039-3050, 2009.
[21]      L. Brooks, and H S. Lee, “Background calibration of pipelined ADCs via decision boundary gap estimation,” IEEE Trans. Circuits Syst. I: Reg. Papers, vol. 55, no. 10, pp. 2969-2979, 2008.
[22]      J.K. Fiorenza, A comparator-based switched-capacitor pipelined analog-to-digital converter, Ph.D. dissertation, Massachusetts Inst. Technol., Cambridge, MA, 2007.
[23]      L. Brooks, and H.S. Lee, “A zero-crossing based 8b, 200 MS/s pipelined ADC,” IEEE J. Solid-State Circuits, vol. 42, no. 12, pp. 2677-2687, 2007.
[24]      L. Brooks, and H S. Lee, “A 12b, 50 MS/s, fully differential zero-crossing based pipelined ADC,” IEEE J. Solid-State Circuits, vol. 44, no. 12, pp. 3329-3343, 2009.
[25]      X. Tang, C.T. Ko, and K P. Pun, “A charge-pump and comparator based power-efficient pipelined ADC technique,” Microelectronics J., vol. 43, no. 3, pp. 182-188, 2012.
[26]      S.K. Shin, Y S. You, S.H. Lee, K.H. Moon, J.W. Kim, L. Brooks, and H.S. Lee, “A fully differential zero-crossing-based 1.2 V 10b 26MS/s pipelined ADC in 65 nm CMOS,” IEEE Symp. VLSI Circuits (VLSIC), pp. 218-219, 2008.
[27]      C. Wulff, and T. Ytterdal, “Comparator-based switched-capacitor pipelined analog-to-digital converter with comparator preset, and comparator delay compensation,” Analog Integrated Circuits and Signal Process., vol. 67, no. 1, pp. 31-40, 2011.
[28]      K.L. Lee, and R.G. Meyer, “Low-distortion switched-capacitor filter design techniques,” IEEE J. Solid-State Circuits, vol. 20, no. 6, pp. 1103-1113, 1985.
[29]      B. Razavi, Design of analog CMOS integrated circuits, New York, McGraw-Hill, 2000.
[30]      M. Dessouky, and A. Kaiser, “Input switch configuration suitable for rail-to-rail operation of switched op amp circuits,” Electron. Lett., vol. 35, no. 1, pp. 8-10, 1999.
[31]      C.Y. Wu, W.S. Wey, and T.C. Yu, “A 1.5 V CMOS balanced differential switched-capacitor filter with internal clock boosters,” IEEE ISCAS, pp. 1025-1028, 1995.
[32]      A.M. Abo, and P.R. Gray, “A 1.5-V, 10-bit, 14.3-MS/s CMOS pipeline analog-to-digital converter,” IEEE J. Solid-State Circuits, vol. 34, no. 5, pp. 599-606, 1999.
[33]      J. Li, and U.K. Moon, “A 1.8-V 67-mW 10-bit 100-MS/s pipelined ADC using time-shifted CDS technique,” IEEE J. Solid-State Circuits, vol. 39, no. 9, pp. 1468-1476, 2004.
[34]      X. Tang, and K.P. Pun, “Novel overshoot cancellation in comparator-based pipelined ADC,” IEEE ISCAS, pp. 806-809, 2012.