رئیس دانشکده مهندسی برق و کامپیوتر مجله مهندسی برق دانشگاه تبریز 2008-7799 54 3 2024 11 21 New Dynamic Circuit for Design of High-Speed Register Files مدار پویای جدید برای طراحی رجیستر فایل‌های سرعت- ‌بالا 261 268 17328 10.22034/tjee.2023.58154.4706 FA محمد آسیایی استادیار، دانشکده فنی و مهندسی، دانشگاه دامغان، دامغان، ایران Journal Article 2023 08 26 The main portion of the delay and power in register files is related to read-out paths. The read-out paths are implemented using dynamic circuits to improve the performance of register files. Therefore, design of a high-speed and low-power dynamic circuit is necessary to achieve energy efficient register files for modern microprocessors. In this paper, a new dynamic circuit is presented to decrease the delay and power consumption of register files without considerable noise immunity degradation. In the proposed dynamic circuit, the supply voltage of the pull-down network (PDN) is lower than the main supply voltage to decrease the switching power consumption. In addition, the wide fan-in pull-down networks are implemented using the narrower networks to decrease the switching capacitance on the dynamic node and increase the circuit performance. A 64-word  32-bit 2-read, 1-write ported register file is implemented using the proposed circuit technique. Simulations are performed using HSPICE simulator in a 90-nm CMOS technology model. Simulation results demonstrate 45% and 31% reduction in delay and power consumption of the proposed register file respectively at the same noise immunity compared to the conventional register file. سهم عمده‌ای از تأخیر و توان مصرفی در رجیستر فایل‌ها، مربوط به مسیرهای خواندن است. مسیرهای خواندن با استفاده از مدارهای پویا پیاده‌سازی می‌‌شوند تا عملکرد رجیستر فایل‌ها را بهبود ببخشند. بنابراین طراحی یک مدار پویای سرعت‌- بالا و توان- پایین برای رسیدن به رجیستر فایل‌هایی که از نظر انرژی کارایی داشته باشند برای ریزپردازنده‌های جدید ضروری است. در این مقاله، یک مدار پویای جدید برای کاهش تأخیر و توان مصرفی رجیستر فایل‌ها بدون کاهش قابل توجه در مصونیت در برابر نویز ارائه می‌شود. در مدار پویای پیشنهادی، ولتاژ تغذیه شبکه پایین‌بر (PDN) نسبت به ولتاژ اصلی مدار کمتر است تا توان مصرفی کاهش یابد. همچنین، شبکه‌های پایین‌بر با تعداد ورودی زیاد با استفاده از شبکه‌های کوچک‌تر پیاده‌سازی می‌شوند تا ظرفیت خازنی گره پویا کم شده و عملکرد مدار افزایش یابد. یک رجیستر فایل با 64 کلمه 32 بیتی، دو درگاه برای خواندن و یک درگاه برای نوشتن با استفاده از مدار پیشنهادی پیاده‌سازی می‌شود. شبیه‌سازی‌ها با استفاده از شبیه‌ساز HSPICE در فناوری 90 نانومتر CMOS انجام می‌شود. نتایج شبیه‌سازی‌ها به ازای مصونیت در برابر نویز یکسان، نشان‌دهنده کاهش 45 و 31 درصدی به ترتیب در تأخیر و توان مصرفی رجیستر فایل پیشنهادی در مقایسه با رجیستر فایل متداول است. https://tjee.tabrizu.ac.ir/article_17328_6e61a192066728e5dcf28f79fdef7a9d.pdf